從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加，位寬成倍減小，工作電壓持續(xù)降 低，而電壓裕量從200mV減小到了幾十毫伏。總的來說，隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低，DDRx內(nèi)存子系統(tǒng)對信號完整性、電源完整性及時序的要求越來越高，這也給系 統(tǒng)設(shè)計帶來了更多、更大的挑戰(zhàn)。

Bank> Rank及內(nèi)存模塊

1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu)，它通過Bank信號BA(BankAddress)控制，可以把它看成是對地址信號的擴(kuò)展，主要目的是提高DRAM顆粒容量。對應(yīng)于有4個Bank的內(nèi)存顆粒，其Bank信號為BA[1:O],而高容量DDR2和DDR3顆粒有8個Bank,對應(yīng)Bank信號為BA[2:0],在DDR4內(nèi)存顆粒內(nèi)部有8個或16個Bank，通過BA信號和BG(BankGroup)信號控制。2GB容量的DDR3SDRAM功能框圖，可以從中看到芯片內(nèi)部由8個Bank組成(BankO,Bankl,…，Bank7),它們通過BA[2:0]這三條信號進(jìn)行控制。 在DDR3一致性測試期間能否繼續(xù)進(jìn)行其他任務(wù)？測量DDR3測試檢查

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)?

DDR1/2控制命令等信號，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號速率提升，當(dāng)負(fù) 載較多如多于4個負(fù)載時，T拓?fù)湫盘栙|(zhì)量較差，因此DDR3的控制命令和時鐘信號均釆用 F拓?fù)洹Ｏ旅媸窃谀稠椖恐型ㄟ^前仿真比較2片負(fù)載和4片負(fù)載時，T拓?fù)浜虵ly-by拓 撲對信號質(zhì)量的影響，仿真驅(qū)動芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時，F(xiàn)ly-by拓?fù)鋵DR3控制和命令信號的改善作用不是特別明顯，因此在2片負(fù)載時很多 設(shè)計人員還是習(xí)慣使用T拓?fù)浣Y(jié)構(gòu)。 測量DDR3測試檢查什么是DDR3內(nèi)存的一致性問題？

LPDDR2 (低功耗 DDR2) : LPDDR2 釆用 HSUL_12 接口，I/O 口工作電壓為 1.2V；時 鐘信號頻率為166?533MHz；數(shù)據(jù)和命令地址(CA)信號速率333?1066Mbps,并分別通過 差分選通信號和時鐘信號的雙沿釆樣；控制信號速率為166?533Mbps,通過時鐘信號上升沿 采樣；一般用于板載(Memory?down)設(shè)計，信號通常為點對點或樹形拓?fù)洌瑳]有ODT功能。

LPDDR3 0氐功耗DDR3) : LPDDR3同樣釆用HSUL_12接口，I/O 口工作電壓為1.2V； 時鐘信號頻率為667?1066MHz；數(shù)據(jù)和命令地址(CA)信號速率為1333?2133Mbps,分別 通過差分選通信號和時鐘信號的雙沿釆樣；控制信號速率為667?1066Mbps,通過時鐘上升 沿釆樣；一般用于板載設(shè)計，數(shù)據(jù)信號一般為點對點拓?fù)洌畹刂泛涂刂菩盘栆话阋册娪?Fly-by走線，有些情況下可以使用樹形走線；數(shù)據(jù)和選通信號支持ODT功能；也支持使用 Write Leveling功能調(diào)整時鐘和選通信號間的延時偏移。

每個 DDR 芯片獨享 DQS，DM 信號；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信號。·DDR 工作頻率為 133MHz。·DDR 控制器選用 Xilinx 公司的 FPGA，型號為 XC2VP30_6FF1152C。得到這個設(shè)計需求之后，我們首先要進(jìn)行器件選型，然后根據(jù)所選的器件，準(zhǔn)備相關(guān)的設(shè)計資料。一般來講，對于經(jīng)過選型的器件，為了使用這個器件進(jìn)行相關(guān)設(shè)計，需要有如下資料。

· 器件數(shù)據(jù)手冊 Datasheet：這個是必須要有的。如果沒有器件手冊，是沒有辦法進(jìn)行設(shè)計的（一般經(jīng)過選型的器件，設(shè)計工程師一定會有數(shù)據(jù)手冊）。 DDR3一致性測試和DDR3速度測試之間有什么區(qū)別？

單擊NetCouplingSummary,出現(xiàn)耦合總結(jié)表格，包括網(wǎng)絡(luò)序號、網(wǎng)絡(luò)名稱、比較大干擾源網(wǎng)絡(luò)、比較大耦合系數(shù)、比較大耦合系數(shù)所占走線長度百分比、耦合系數(shù)大于0.05的走線 長度百分比、耦合系數(shù)為0.01?0.05的走線長度百分比、總耦合參考值。

單擊Impedance Plot (Collapsed),查看所有網(wǎng)絡(luò)的走線阻抗彩圖。注意，在彩圖 上方有一排工具欄，通過下拉按鈕可以選擇查看不同的網(wǎng)絡(luò)組，選擇不同的接收端器件，選 擇查看單端線還是差分線。雙擊Plot±的任何線段，對應(yīng)的走線會以之前定義的顏色(白色) 在Layout窗口中高亮顯示。 DDR3一致性測試是否適用于雙通道或四通道內(nèi)存配置？甘肅智能化多端口矩陣測試DDR3測試

如何執(zhí)行DDR3的一致性測試？測量DDR3測試檢查

常見的信號質(zhì)量包括閾值電平、Overshoot、Undershoot、Slew Rate> tDVAC等，DDRx 信號質(zhì)量的每個參數(shù)JEDEC都給出了明確的規(guī)范。比如DDR3要求Overshoot和Undershoot 分別為0.4V,也就是說信號幅值P?P值應(yīng)該在-0.4-1.9V,但在實際應(yīng)用中由于不適合信號 端接使DDR信號質(zhì)量變差，通過仿真就可以找出合適端接，使信號質(zhì)量滿足JEDEC規(guī)范。 下面以DDR3 1066Mbps信號為例，通過一個實際案例說明DDR3信號質(zhì)量仿真。

在本案例中客戶反映實測CLK信號質(zhì)量不好。CLK信號從CUP (U100)出來經(jīng)過4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端顆粒(近的顆粒)的信號很 差，系統(tǒng)工作不到DDR3 1066Mbpso在對時鐘信號做了終端上拉匹配后，可以正常工作。 測量DDR3測試檢查