DDR 系統概述

DDR 全名為 Double Data Rate SDRAM ，簡稱為 DDR。DDR 本質上不需要提高時鐘頻率就能加倍提高 SDRAM 的速度，它允許在時鐘的上升沿和下降沿讀/寫數據，因而其數據速率是標準 SDRAM 的兩倍，至于地址與控制信號與傳統 SDRAM 相同，仍在時鐘上升沿進行數據判決。  DDR 與 SDRAM 的對比DDR 是一個總線系統，總線包括地址線、數據信號線以及時鐘、控制線等。其中數據信號線可以隨著系統吞吐量的帶寬而調整，但是必須以字節為單位進行調整，例如，可以是 8 位、16 位、24 位或者 32 位帶寬等。 所示的是 DDR 總線的系統結構，地址和控制總線是單向信號，只能從控制器傳向存儲芯片，而數據信號則是雙向總線。

DDR 總線的系統結構DDR 的地址信號線除了用來尋址以外，還被用做控制命令的一部分，因此，地址線和控制信號統稱為地址/控制總線。DDR 中的命令狀態真值表。可以看到，DDR 控制器對存儲系統的操作，就是通過控制信號的狀態和地址信號的組合來完成的。 DDR 系統命令狀態真值表 DDR3一致性測試是否適用于超頻內存模塊？吉林DDR3測試聯系人

DDR 規范的 DC 和 AC 特性

眾所周知，對于任何一種接口規范的設計，首先要搞清楚系統中傳輸的是什么樣的信號，也就是驅動器能發出什么樣的信號，接收器能接受和判別什么樣的信號，用術語講，就是信號的DC和AC特性要求。

在DDR規范文件JEDEC79R的TABLE6:ELECTRICALCHARACTERISTICSANDDOOPERATINGCONDITIONS」中對DDR的DC有明確要求:VCC=+2.5v+0.2V，Vref=+1.25V+0.05VVTT=Vref+0.04V.

在我們的實際設計中，除了要精確設計供電電源模塊之外，還需要對整個電源系統進行PI仿真，而這是高速系統設計中另一個需要考慮的問題，在這里我們先不討論它，暫時認為系統能夠提供穩定的供電電源。 吉林DDR3測試聯系人DDR3一致性測試期間會測試哪些方面？

DDR4： DDR4釆用POD12接口，I/O 口工作電壓為1.2V；時鐘信號頻率為800?1600MHz； 數據信號速率為1600?3200Mbps；數據命令和控制信號速率為800?1600Mbps。DDR4的時 鐘、地址、命令和控制信號使用Fly-by拓撲走線；數據和選通信號依舊使用點對點或樹形拓 撲，并支持動態ODT功能；也支持Write Leveling功能。

綜上所述，DDR1和DDR2的數據和地址等信號都釆用對稱的樹形拓撲；DDR3和DDR4的數據信號也延用點對點或樹形拓撲。升級到DDR2后，為了改進信號質量，在芯片內為所有數據和選通信號設計了片上終端電阻ODT(OnDieTermination)，并為優化時序提供了差分的選通信號。DDR3速率更快，時序裕量更小，選通信號只釆用差分信號。

DDR3信號質量問題及仿真解決案例隨著DDR信號速率的升高，信號電平降低，信號質量問題也會變得突出。比如DDR1的數據信號通常用在源端加上匹配電阻來改善波形質量；DDR2/3/4會將外部電阻變成內部ODT；對于多負載的控制命令信號，DDR1/2/3可以在末端添加VTT端接，而DDR4則將采 用VDD的上拉端接。在CLK的差分端接及控制芯片驅動能力的選擇等方面，可以通過仿真 來得到正確驅動和端接，使DDR工作時信號質量改善，從而增大DDRI作時序裕量。DDR3一致性測試是否適用于工作站和游戲電腦？

DDR 規范解讀

為了讀者能夠更好地理解 DDR 系統設計過程，以及將實際的設計需求和 DDR 規范中的主要性能指標相結合，我們以一個實際的設計分析實例來說明，如何在一個 DDR 系統設計中，解讀并使用 DDR 規范中的參數，應用到實際的系統設計中。是某項目中，對 DDR 系統的功能模塊細化框圖。在這個系統中，對 DDR 的設計需求如下。

DDR 模塊功能框圖· 整個 DDR 功能模塊由四個 512MB 的 DDR 芯片組成，選用 Micron 的 DDR 存儲芯片 MT46V64M8BN-75。每個 DDR 芯片是 8 位數據寬度，構成 32 位寬的 2GBDDR 存儲單元，地址空間為 Add<13..0>，分四個 Bank，尋址信號為 BA<1..0>。

DDR3一致性測試是否適用于特定應用程序和軟件環境？吉林DDR3測試聯系人

是否可以使用多個軟件工具來執行DDR3內存的一致性測試？吉林DDR3測試聯系人

還可以給這個Bus設置一個容易區分的名字，例如把這個Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關系設置好了。

重復以上操作，依次創建：DQ8?DQ15、DM1信號；DQS1/NDQS1選通和時鐘 CK/NCK的第2個字節Bytel,包括DQ16?DQ23、DM2信號；DQS2/NDQS2選通和時鐘 CK/NCK的第3個字節Byte2,包括DQ24?DQ31、DM3信號；DQS3/NDQS3選通和時鐘 CK/NCK的第4個字節Byte3。

開始創建地址、命令和控制信號，以及時鐘信號的時序關系。因為沒有多個Rank, 所以本例將把地址命令信號和控制信號合并仿真分析。操作和步驟2大同小異，首先新建一 個Bus,在Signal Names下選中所有的地址、命令和控制信號，在Timing Ref下選中CK/NCK （注意，不要與一列的Clock混淆，Clock列只對應Strobe信號），在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。 吉林DDR3測試聯系人