現(xiàn)做一個測試電路，類似于圖5，驅動源是一個線性的60Ohms阻抗輸出的梯形信號，信號的上升沿和下降沿均為100ps，幅值為1V。此信號源按照圖6的三種方式，且其端接一60Ohms的負載，其激勵為一800MHz的周期信號。在0.5V這一點，我們觀察從信號源到接收端之間的時間延遲，顯示出來它們之間的時延差異。其結果如圖7所示，在圖中只顯示了信號的上升沿，從這圖中可以很明顯的看出，帶有四個地過孔環(huán)繞的過孔時延同直線相比只有3ps，而在沒有地過孔環(huán)繞的情況下，其時延是8ps。由此可知，在信號過孔的周圍增加地過孔的密度是有幫助的。然而，在4層板的PCB里，這個就顯得不是完全的可行性，由于其信號線是靠近電源平面的，這就使得信號的返回路徑是由它們之間的耦合程度來決定的。所以，在4層的PCB設計時，為符合電源完整性（powerintegrity）要求，對其耦合程度的控制是相當重要的。DDR測試技術介紹與工具分析；USB測試DDR測試一致性測試

DDR測試

DDR總線上需要測試的參數(shù)高達上百個，而且還需要根據(jù)信號斜率進行復雜的查表修正。為了提高DDR信號質量測試的效率，比較好使用的測試軟件進行測試。使用自動測試軟件的優(yōu)點是：自動化的設置向導避免連接和設置錯誤；優(yōu)化的算法可以減少測試時間；可以測試JEDEC規(guī)定的速率，也可以測試用戶自定義的數(shù)據(jù)速率；自動讀/寫分離技術簡化了測試操作；能夠多次測量并給出一個統(tǒng)計的結果；能夠根據(jù)信號斜率自動計算建立/保持時間的修正值。由于DDR5工作時鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號的隨機和確定性抖動對于數(shù)據(jù)的正確傳輸至關重要，需要考慮熱噪聲引入的RJ、電源噪聲引入的PJ、傳輸通道損耗帶來的DJ等影響。DDR5的測試項目比DDR4也更加復雜。比如其新增了nUI抖動測試項目，并且需要像很多高速串行總線一樣對抖動進行分解并評估RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內部都有均衡器芯片，因此實際進行信號波形測試時也需要考慮模擬均衡器對信號的影響。展示了典型的DDR5和LPDDR5測試軟件的使用界面和一部分測試結果。 USB測試DDR測試一致性測試DDR的信號探測技術方法；

DDR測試

在進行接收容限測試時，需要用到多通道的誤碼儀產(chǎn)生帶壓力的DQ、DQS等信號。測試中被測件工作在環(huán)回模式，DQ引腳接收的數(shù)據(jù)經(jīng)被測件轉發(fā)并通過LBD引腳輸出到誤碼儀的誤碼檢測端口。在測試前需要用示波器對誤碼儀輸出的信號進行校準，如DQS與DQ的時延校準、信號幅度校準、DCD與RJ抖動校準、壓力眼校準、均衡校準等。圖5.21展示了一整套DDR5接收端容限測試的環(huán)境。

克勞德高速數(shù)字信號測試實驗室

地址：深圳市南山區(qū)南頭街道中祥路8號君翔達大廈A棟2樓H區(qū)

DDR測試按照存儲信息方式的不同，隨機存儲器又分為靜態(tài)隨機存儲器SRAM(StaticRAM)和動態(tài)隨機存儲器DRAM(DynamicRAM)。SRAM運行速度較快、時延小、控制簡單，但是SRAM每比特的數(shù)據(jù)存儲需要多個晶體管，不容易實現(xiàn)大的存儲容量，主要用于一些對時延和速度有要求但又不需要太大容量的場合，如一些CPU芯片內置的緩存等。DRAM的時延比SRAM大，而且需要定期的刷新，控制電路相對復雜。但是由于DRAM每比特數(shù)據(jù)存儲只需要一個晶體管，因此具有集成度高、功耗低、容量大、成本低等特點，目前已經(jīng)成為大容量RAM的主流，典型的如現(xiàn)在的PC、服務器、嵌入式系統(tǒng)上用的大容量內存都是DRAM。不同種類的DDR協(xié)議測試探頭；

14.在本發(fā)明的一個實施例中，所述相關信號包括dqs信號、clk信號和dq信號，所述標志信號為dqs信號。15.在本發(fā)明的一個實施例中，所述根據(jù)標志信號對示波器進行相關參數(shù)配置，具體包括：16.利用示波器分別采集標志信號在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值；17.對標志信號在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值進行比較，確定標志信號的電平閾值；18.在示波器中配置標志信號的電平閾值。19.在本發(fā)明的一個實施例中，所述利用示波器的觸發(fā)功能將ddr4內存的讀寫信號進行信號分離，具體包括：20.將標志信號的實時電平幅值與標志信號的電平閾值進行比較；21.將大于電平閾值的標志信號和小于電平閾值的標志信號分別進行信號的分離，得到數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的標志信號。DDR信號的眼圖模板要求那些定義；USB測試DDR測試一致性測試

DDR內存條電路原理圖；USB測試DDR測試一致性測試

實際的電源完整性是相當復雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網(wǎng)絡。對于PCB設計來說，目標阻抗的去耦設計是相對來說比較簡單的，也是比較實際的解決方案。在DDR的設計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當大的挑戰(zhàn)性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。終，可以通過增加去耦電容來實現(xiàn)它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將增加，尤其是小于10nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現(xiàn)。USB測試DDR測試一致性測試