數(shù)字信號(hào)的時(shí)鐘分配(ClockDistribution)

前面講過(guò)，對(duì)于數(shù)字電路來(lái)說(shuō)，目前絕大部分的場(chǎng)合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號(hào)的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會(huì)丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號(hào)采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。 數(shù)字信號(hào)是由“0”和“1”。湖北信號(hào)完整性測(cè)試數(shù)字信號(hào)測(cè)試

基本上可以看到數(shù)字信號(hào)的頻域分量大部分集中在1/7U,這個(gè)頻率以下，我們可以將這個(gè)頻率稱之為信號(hào)的帶寬，工程上可以近似為0.35/0,當(dāng)對(duì)設(shè)計(jì)要求嚴(yán)格的時(shí)候，也可近似為0.5/rro

也就是說(shuō)，疊加信號(hào)帶寬（0.35/。）以下的頻率分量基本上可以復(fù)現(xiàn)邊沿時(shí)間是tr的數(shù)字時(shí);域波形信號(hào)。這個(gè)頻率通常也叫作轉(zhuǎn)折頻率或截止頻率（Fknee或cutofffrequency）

*信號(hào)的能量大部分集中在信號(hào)帶寬以下，意味著我們?cè)诳紤]這個(gè)信號(hào)的傳輸效應(yīng)時(shí)，主要關(guān)注比較高頻率可以到信號(hào)的帶寬。

所以，假如在數(shù)字信號(hào)的傳輸過(guò)程中可以保證在信號(hào)的帶寬（0.35億）以下的頻率分量（模擬信號(hào)）經(jīng)過(guò)互連路徑的質(zhì)量，則我們可以保證接收到比較完整的數(shù)字信號(hào)。

然而，我們會(huì)在下面看到在考慮信號(hào)完整性問(wèn)題時(shí)由于傳輸路徑阻抗不連續(xù)對(duì)信號(hào)的反射，損耗隨頻率的增加而增加的特性等因素，這些頻率分量在傳輸時(shí)會(huì)有畸變，從而造成接收到的各個(gè)頻率的分量疊加在時(shí)并不能完全保證復(fù)現(xiàn)原有的時(shí)域的數(shù)字信號(hào)。 中國(guó)臺(tái)灣USB測(cè)試數(shù)字信號(hào)測(cè)試模擬信號(hào)和數(shù)字信號(hào)的差異；

采用并行總線的另外一個(gè)問(wèn)題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來(lái)說(shuō)， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過(guò)提升數(shù)據(jù)線的位數(shù)來(lái)提高總線吞吐  量，也可以通過(guò)提升數(shù)據(jù)速率來(lái)提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來(lái)為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長(zhǎng)。

但是隨著人們對(duì)于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號(hào)都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長(zhǎng)。而總線工作速率越高，對(duì)于各條線的等長(zhǎng)要求就越高，對(duì)于這么多根信號(hào)要實(shí)現(xiàn)等長(zhǎng)的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過(guò)程中，這8根線實(shí)際并不是精確一起跳變的。

可以插入控制字符。在10bit數(shù)據(jù)可以表示的1024個(gè)組合中，除了512個(gè)組合用 于對(duì)應(yīng)原始的8bit數(shù)據(jù)以及一些不太好的組合(這樣信號(hào)里有太長(zhǎng)的 連續(xù)0或者1,而且明顯0、1的數(shù)量不平衡)以外，還有一些很特殊的組合。這些特殊的組 合可以用來(lái)在數(shù)據(jù)傳輸過(guò)程中作為控制字符插入。這些控制字符不對(duì)應(yīng)特定的 8bit數(shù)據(jù)，但是在有些總線應(yīng)用里可以一些特殊的含義。比如K28.5碼型，其特殊的 碼型組合可以幫助接收端更容易判別接收到的連續(xù)的10bit數(shù)據(jù)流的符號(hào)邊界，所以在一 些總線的初始化階段或數(shù)據(jù)包的包頭都會(huì)進(jìn)行發(fā)送。還有一些特殊的符號(hào)用于進(jìn)行鏈路訓(xùn) 練、標(biāo)記不同的數(shù)據(jù)包類型、進(jìn)行收發(fā)端的時(shí)鐘速率匹配等。數(shù)字信號(hào)的建立/保持時(shí)間（Setup/Hold Time）;

采用這種時(shí)鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動(dòng)，所以數(shù)據(jù)傳輸 中增加的低頻抖動(dòng)對(duì)于接收端采樣影響不大，因此更適于長(zhǎng)距離傳輸。(不過(guò)由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動(dòng)仍然會(huì)對(duì)接收端采樣產(chǎn)生比較大的影響。)

采用嵌入式時(shí)鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率。

隨著技術(shù)的發(fā)展，一些對(duì)總線效率要求更高的應(yīng)用中開始采用另一種時(shí)鐘分配方式，即前向時(shí)鐘(ForwardClocking)。前向時(shí)鐘的實(shí)現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會(huì)增加抖動(dòng)。

一個(gè)前向時(shí)鐘的典型應(yīng)用，總線仍然有單獨(dú)的時(shí)鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號(hào)路徑上都有一個(gè)DLL電路。電路開始工作時(shí)可以有一個(gè)訓(xùn)練的過(guò)程，接收端的DLL在訓(xùn)練過(guò)程中可以根據(jù)每條鏈路的時(shí)延情況調(diào)整時(shí)延，從而保證每條數(shù)據(jù)線都有充足的建立/保持時(shí)間。 數(shù)字信號(hào)的帶寬（Bandwidth）;中國(guó)臺(tái)灣數(shù)字信號(hào)測(cè)試銷售廠

數(shù)字信號(hào)可通過(guò)分時(shí)將大量信號(hào)合成為一個(gè)信號(hào)（稱復(fù)用信號(hào)），通過(guò)某個(gè)處理器處理后，再將信號(hào)解復(fù)用；湖北信號(hào)完整性測(cè)試數(shù)字信號(hào)測(cè)試

由于真正的預(yù)加重電路在實(shí)現(xiàn)時(shí)需要有相應(yīng)的放大電路來(lái)增加跳變比特的幅度，電路  比較復(fù)雜而且增加系統(tǒng)功耗，所以在實(shí)際應(yīng)用時(shí)更多采用去加重的方式。去加重技術(shù)不是  增大跳變比特的幅度，而是減小非跳變比特的幅度，從而得到和預(yù)加重類似的信號(hào)波形。 圖 1.29是對(duì)一個(gè)10Gbps的信號(hào)進(jìn)行-3.5dB的去加重后對(duì)頻譜的影響。可以看到，去加  重主要是通過(guò)壓縮信號(hào)的直流和低頻分量(長(zhǎng)0 或者長(zhǎng) 1  的比特流),從而改善其在傳輸過(guò)  程中可 能造成的對(duì)短0或者短1 比特的影響。湖北信號(hào)完整性測(cè)試數(shù)字信號(hào)測(cè)試