使用SystemSI進行DDR3信號仿真和時序分析實例

SystemSI是Cadence Allegro的一款系統級信號完整性仿真工具，它集成了 Sigrity強大的 電路板、封裝等互連模型及電源分布網絡模型的提取功能。目前SystemSI提供并行總線分析 和串行通道分析兩大主要功能模塊，本章介紹其中的并行總線分析模塊，本書第5章介紹串 行通道分析模塊。

SystemSI并行總線分析(Parallel Bus Analysis)模塊支持IBIS和HSPICE晶體管模型， 支持傳輸線模型、S參數模型和通用SPICE模型，支持非理想電源地的仿真分析。它擁有強 大的眼圖、信號質量、信號延時測量功能和詳盡的時序分析能力，并配以完整的測量分析報 告供閱讀和存檔。下面我們結合一個具體的DDR3仿真實例，介紹SystemSI的仿真和時序分 析方法。本實例中的關鍵器件包括CPU、4個DDR3 SDRAM芯片和電源模塊， DDR3一致性測試期間是否會對數據完整性產生影響？測試服務DDR3測試銷售廠

高速DDRx總線系統設計

首先簡要介紹DDRx的發展歷程，通過幾代DDR的性能及信號完整性相關參數的 對比，使我們對DDRx總線有了比較所有的認識。隨后介紹DDRx接口使用的SSTL電平， 以及新一代DDR4使用的POD電平，這能幫助我們在今后的設計中更好地理解端接匹配、拓 撲等相關問題。接下來回顧一下源同步時鐘系統，并推導源同步時鐘系統的時序計算方法。 結果使用Cadence的系統仿真工具SystemSI,通過實例進行DDRx的信號完整性仿真和時序 分析。 江蘇DDR3測試PCI-E測試DDR3一致性測試期間會測試哪些方面？

從DDR1、DDR2、DDR3至U DDR4,數據率成倍增加，位寬成倍減小，工作電壓持續降 低，而電壓裕量從200mV減小到了幾十毫伏。總的來說，隨著數據傳輸速率的增加和電壓裕 量的降低，DDRx內存子系統對信號完整性、電源完整性及時序的要求越來越高，這也給系 統設計帶來了更多、更大的挑戰。

Bank> Rank及內存模塊

1.BankBank是SDRAM顆粒內部的一種結構，它通過Bank信號BA(BankAddress)控制，可以把它看成是對地址信號的擴展，主要目的是提高DRAM顆粒容量。對應于有4個Bank的內存顆粒，其Bank信號為BA[1:O],而高容量DDR2和DDR3顆粒有8個Bank,對應Bank信號為BA[2:0],在DDR4內存顆粒內部有8個或16個Bank，通過BA信號和BG(BankGroup)信號控制。2GB容量的DDR3SDRAM功能框圖，可以從中看到芯片內部由8個Bank組成(BankO,Bankl,…，Bank7),它們通過BA[2:0]這三條信號進行控制。

單擊View Topology按鈕進入SigXplorer拓撲編輯環境，可以按前面161節反射 中的實驗所學習的操作去編輯拓撲進行分析。也可以單擊Waveforms..按鈕去直接進行反射和 串擾的布線后仿真。

在提取出來的拓撲中，設置Controller的輸出激勵為Pulse,然后在菜單Analyze- Preferences..界面中設置Pulse頻率等參數，

單擊OK按鈕退出參數設置窗口，單擊工具欄中的Signal Simulate進行仿真分析，

在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看, 可以看到，差分時鐘波形邊沿正常，有一些反射。

原始設計沒有接終端的電阻端接。在電路拓撲中將終端匹配的上拉電阻電容等電路 刪除，再次仿真，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看，可以看到， 時鐘信號完全不能工作。 是否可以使用可編程讀寫狀態寄存器（SPD）來執行DDR3一致性測試？

時序要求：DDR系統中的內存控制器需要遵循DDR規范中定義的時序要求來管理和控制內存模塊的操作。時序要求包括初始時序、數據傳輸時序、刷新時序等，確保內存模塊能夠按照規范工作，并實現穩定的數據傳輸和操作。容量與組織：DDR系統中的內存模塊可以有不同的容量和組織方式。內存模塊的容量可以根據規范支持不同的大小，如1GB、2GB、4GB等。內存模塊通常由多個內存芯片組成，每個內存芯片被稱為一個芯粒（die），多個芯粒可以組成密集的內存模塊。兼容性：DDR技術考慮了兼容性問題，以確保DDR內存模塊能夠與兼容DDR接口的主板和控制器正常配合。例如，保留向后兼容性，允許支持DDR接口的控制器在較低速度的DDR模式下工作。DDR3一致性測試是否可以檢測出硬件故障？自動化DDR3測試測試流程

是否可以通過重新插拔DDR3內存模塊解決一致性問題？測試服務DDR3測試銷售廠

創建工程啟動SystemSI工具，單擊左側Workflow下的LoadaNew/ExistingWorkspace菜單項,在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊，單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框，選擇個模板addr_bus_sparam_4mem,設置好新建Workspace的路徑和名字，單擊0K按鈕。如圖4-36所示，左側是Workflow,右側是主工作區。

分配舊IS模型并定義總線左側Workflow提示第2步為AssignIBISModels,先給內存控制器和SDRAM芯片分配實際的IBIS模型。雙擊Controller模塊，在工作區下方彈出Property界面，左側為Block之間的連接信息，右側是模型設置。單擊右下角的LoadIBIS...按鈕，彈出LoadIBIS對話框。 測試服務DDR3測試銷售廠